IBM 0.7nm 芯片技术：Nanostack 3D 架构与埃级时代

IBM 推出了全球首个亚 1 纳米 (nm) 芯片技术，标志着半导体缩放从纳米时代向埃级 (angstrom) 时代的转变。通过利用一种被称为 "nanostack" 的新型 3D 架构，IBM 开发出了 0.7nm (7 angstrom) 节点，其晶体管密度几乎是其之前 2nm 节点的两倍，在指甲盖大小的芯片上集成了近 1000 亿个晶体管。

The Nanostack 架构

IBM 的亚 1nm 突破是由 "nanostack" 架构驱动的，这是业界首个已知的基于纳米片 (nanosheet) 的三维设计。与传统的 2D 缩放不同，nanostack 采用 3D 顺序集成技术，将晶体管垂直堆叠并交错排列。

这种架构转变提供了几个关键的技术优势：

• Material Optimization：该设计允许在每个堆叠层内使用不同的材料组合，从而能够独立优化每个晶体管的性能和功耗效率。
• SRAM Scaling：在 VLSI 2026 展示的研究表明，nanostack 在 SRAM 方面提供了 40% 的缩放，这对于支持生成式 AI 和云基础设施的高带宽数据需求至关重要。
• Experimental Validation：该技术已通过功能性 CMOS 反相器运行、双通道工程能力以及 CMOS 集成中的超薄电介质键合进行了验证。

性能与效率提升

根据已发布的技术结果，0.7nm 节点预计将比 IBM 的 2nm 节点提供显著的改进：

• Performance：计算性能提升高达 50%。
• Energy Efficiency：能源效率提升高达 70%。

这些提升旨在为生成式 AI、云基础设施和下一代电子设备中的应用提供动力。

制造路线图与工具

IBM 正在其位于纽约州 Albany 的研究设施中开发这项技术，并与包括 Lam Research Corp.、Tokyo Electron (TEL) 和 SCREEN Semiconductor Solutions, Ltd. 在内的合作伙伴进行合作。

这一进展的核心是采用来自 ASML 的 High Numerical Aperture Extreme Ultraviolet (High NA EUV) 光刻工具。这些工具能够实现埃级缩放所需的超高精度电路打印。 r IBM 预计 nanostack 技术最早在未来五年内实现量产路径。

行业观点与技术辩论

虽然 IBM 的 announcement 的发布引起了兴奋，但它在技术观察者中引发了关于行业工艺节点命名惯例的辩论。

"Nanometer" 营销差距

许多行业专家认为 "nm" 符号不再指代芯片上任何单一特征的物理测量值。

"Continuing the well established trend of making bold claims about physical dimensions that have nothing to do with any of the structures in the chip, and the name scales better than the tech," 一位 Hacker News 上的观察者指出。

批评者认为，0.7nm 标签是一个营销术语，用于表示等效密度，而不是物理维度，因为物理特征可能仍处于 5nm 范围，但通过垂直堆叠来实现假设的 0.7nm 平面芯片的密度。

商业化与生产

也有人对 IBM 将这些芯片推向市场的能力表示怀疑。由于 IBM 之前已将制造工厂交给 Global Foundries 接管，一些观察者质疑这些突破是否会转化为商业产品，还是将作为研究导向的授权许可机会为其他晶圆厂提供。

"IBM regularly announces silicon breakthroughs like this but don’t see anyone using IBM chips," 一位评论者指出，强调了 IBM 是否会亲自制造这些芯片或将架构授权给他人是不确定的。