NVlabs/timeloop

해결하는 문제

Timeloop은 다양한 가속기 아키텍처에서 밀집 및 희소 텐서 대수 워크로드에 대해 모델링, 매핑, 코드 생성을 수행할 수 있는 방법을 제공합니다. 이는 설계자가 다양한 하드웨어 설계에 대한 성능 및 에너지 예측을 수동으로 수행하는 노력을 피하게 해줍니다.

작동 방식

이 시스템은 두 가지 모듈식 구성 요소로 구성됩니다. 하나는 아키텍처 설계를 에뮬레이트하여 성능과 에너지를 예측하는 분석 모델이며, 다른 하나는 특정 아키텍처에 텐서 대수 문제를 최적의 방식으로 매핑하는 방법을 탐색하는 매핑기입니다.

대상 사용자

가속기 아키텍처 설계 및 텐서 대수 최적화에 종사하는 연구자 및 엔지니어를 위한 것입니다.

주요 특징

• 밀집 및 희소 텐서 대수 워크로드 모두 지원.
• 압축된 희소 텐서 대수의 확률적 모델링 (버전 2.0에서 도입).
• 공간적 왜곡, 평탄화된 매핑, 완전하지 않은 인수 분해 매핑 지원 (버전 3.0에서 도입).